SEMICONDUCTOR DEVICE

본 개시는 반도체 장치에 관한 것으로, 일 실시예에 따른 반도체 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 셀 영역에 위치하는 복수의 비트 라인 구조체, 상기 복수의 비트 라인 구조체 사이에 위치하며, 상기 기판의 활성 영역에 연결된 하부 컨택, 상기 하부 컨택 위에 위치하는 랜딩 패드, 상기 랜딩 패드 사이에 위치하는 패드 절연 패턴, 상기 주변 회로 영역에 위치하는 게이트 구조체, 상기 게이트 구조체 위에 위치하며, 트렌치를 포함하는 층간 절연층, 상기 층간 절연층 위에 위치하며, 상기 트렌치를 사이에 두고 이격된 복수의 주변 회로 배선, 상기 층간 절연층의 트렌치의 바닥면 및 내측면을 따라 연장되는 배선 절연 패턴, 및 상기 패드 절연 패턴, 상기 복수의 주변 회로 배선, 및 상기 배선 절연 패턴 위에 위치하는 식각 정지층을 포함하며, 상기 식각 정지층은, 상기 패드 절연 패턴 위에 위치하는 제1 부분, 및 상기 복수의 주변 회로 배선 위에 위치하는 제2 부분을 포함하고, 상기 식각 정지층의 제1 부분의 두께는 상기 제2 부분의 두께보다 두껍다.