Semiconductor Package

본 발명의 반도체 패키지는 제1 서브 칩, 및 상기 제1 서브 칩과 본딩되고 상기 제1 서브 칩과 종류가 다른 제2 서브 칩을 포함하는 제1 적층 반도체 칩, 상기 제1 서브 칩 상에서 상기 제2 서브 칩을 밀봉하는 제1 몰딩층, 및 제1 적층 반도체 칩 및 상기 제1 몰딩층 상에 배치된 제2 재배선 구조물을 포함하는 칩 구조체; 상기 칩 구조체의 하부에 위치하고 상기 칩 구조체와 본딩된 제1 재배선 구조물; 상기 제2 재배선 구조물과 상기 제1 재배선 구조물을 전기적으로 연결하는 본딩 와이어; 및 상기 제1 재배선 구조물 상에서 상기 칩 구조체, 및 상기 본딩 와이어를 밀봉하는 제2 몰딩층을 포함한다. A semiconductor package includes a chip structure including a first stack semiconductor chip, which includes a first sub-chip and a second sub-chip that is bonded to the first sub-chip and is of a different type from the first sub-chip, a first molding layer configured to mold the second sub-chip on the first sub-chip, and a first redistribution structure arranged above the first stack semiconductor chip and the first molding layer, a second redistribution structure arranged under the chip structure and bonded to the chip structure, a bonding wire electrically connecting the second redistribution structure to the first redistribution structure, and a second molding layer configured to seal, on the second redistribution structure, the chip structure and the bonding wire.