SEMICONDUCTER DEVICE AND METHOD FOR FABRICATING THEREOF
본 발명의 실시예에 따른 반도체 장치는 기판 상에 배치되는 제1 층간 절연층; 상기 제1 층간 절연층 내에 배치되되, 상기 제1 층간 절연층의 상부면 대비 돌출된 돌출부를 가지는 제1 도전성 라인; 상기 제1 층간 절연층 및 상기 제1 도전성 라인 상에 배치되는 식각 정지층; 및 상기 식각 정지층을 관통하여 상기 제1 도전성 라인에 접촉하는 비아를 포함하고, 상기 식각 정지층은 단면상에서 곡면 형상을 가지는 제1 식각 정지층 및 상기 제1 식각 정지층 상에 형성되며 두께 편차를 가지는 제2 식각 정지층을 포함한다. A semicon...
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Format: | Patent |
Sprache: | eng ; kor |
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container_end_page | |
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container_issue | |
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container_title | |
container_volume | |
creator | HA SEUNGSEOK CHOI KYUHOON KANG SEOKMYEONG NAM SEOWOO LEE SANGBONG SEO SUNGHO |
description | 본 발명의 실시예에 따른 반도체 장치는 기판 상에 배치되는 제1 층간 절연층; 상기 제1 층간 절연층 내에 배치되되, 상기 제1 층간 절연층의 상부면 대비 돌출된 돌출부를 가지는 제1 도전성 라인; 상기 제1 층간 절연층 및 상기 제1 도전성 라인 상에 배치되는 식각 정지층; 및 상기 식각 정지층을 관통하여 상기 제1 도전성 라인에 접촉하는 비아를 포함하고, 상기 식각 정지층은 단면상에서 곡면 형상을 가지는 제1 식각 정지층 및 상기 제1 식각 정지층 상에 형성되며 두께 편차를 가지는 제2 식각 정지층을 포함한다.
A semiconductor device includes: a first interlayer insulating layer (10) disposed on a substrate; a first conductive line (Ma1) disposed in the first interlayer insulating layer (10) and having a protrusion protruding above an upper side of the first interlayer insulating layer (10); an etch stop layer (30) disposed on the first interlayer insulating layer (10) and the first conductive line (Ma1); and a via (50) passing through the etch stop layer (30) and contacting the first conductive line (Ma1), wherein the etch stop layer (30) includes a first etch stop layer (31) having a curved shape in a cross-sectional view and a second etch stop layer (32) disposed on the first etch stop layer (31) and having a thickness variation. |
format | Patent |
fullrecord | <record><control><sourceid>epo_EVB</sourceid><recordid>TN_cdi_epo_espacenet_KR20240120512A</recordid><sourceformat>XML</sourceformat><sourcesystem>PC</sourcesystem><sourcerecordid>KR20240120512A</sourcerecordid><originalsourceid>FETCH-epo_espacenet_KR20240120512A3</originalsourceid><addsrcrecordid>eNrjZDAPdvX1dPb3cwl1DnENUnBxDfN0dlVw9HNR8HUN8fB3UXDzD1Jwc3QK8nR2DPH0c1cI8XANcvV342FgTUvMKU7lhdLcDMpuriHOHrqpBfnxqcUFicmpeakl8d5BRgZGJgaGRgamhkaOxsSpAgDGfyjH</addsrcrecordid><sourcetype>Open Access Repository</sourcetype><iscdi>true</iscdi><recordtype>patent</recordtype></control><display><type>patent</type><title>SEMICONDUCTER DEVICE AND METHOD FOR FABRICATING THEREOF</title><source>esp@cenet</source><creator>HA SEUNGSEOK ; CHOI KYUHOON ; KANG SEOKMYEONG ; NAM SEOWOO ; LEE SANGBONG ; SEO SUNGHO</creator><creatorcontrib>HA SEUNGSEOK ; CHOI KYUHOON ; KANG SEOKMYEONG ; NAM SEOWOO ; LEE SANGBONG ; SEO SUNGHO</creatorcontrib><description>본 발명의 실시예에 따른 반도체 장치는 기판 상에 배치되는 제1 층간 절연층; 상기 제1 층간 절연층 내에 배치되되, 상기 제1 층간 절연층의 상부면 대비 돌출된 돌출부를 가지는 제1 도전성 라인; 상기 제1 층간 절연층 및 상기 제1 도전성 라인 상에 배치되는 식각 정지층; 및 상기 식각 정지층을 관통하여 상기 제1 도전성 라인에 접촉하는 비아를 포함하고, 상기 식각 정지층은 단면상에서 곡면 형상을 가지는 제1 식각 정지층 및 상기 제1 식각 정지층 상에 형성되며 두께 편차를 가지는 제2 식각 정지층을 포함한다.
A semiconductor device includes: a first interlayer insulating layer (10) disposed on a substrate; a first conductive line (Ma1) disposed in the first interlayer insulating layer (10) and having a protrusion protruding above an upper side of the first interlayer insulating layer (10); an etch stop layer (30) disposed on the first interlayer insulating layer (10) and the first conductive line (Ma1); and a via (50) passing through the etch stop layer (30) and contacting the first conductive line (Ma1), wherein the etch stop layer (30) includes a first etch stop layer (31) having a curved shape in a cross-sectional view and a second etch stop layer (32) disposed on the first etch stop layer (31) and having a thickness variation.</description><language>eng ; kor</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2024</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20240807&DB=EPODOC&CC=KR&NR=20240120512A$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25564,76547</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&date=20240807&DB=EPODOC&CC=KR&NR=20240120512A$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>HA SEUNGSEOK</creatorcontrib><creatorcontrib>CHOI KYUHOON</creatorcontrib><creatorcontrib>KANG SEOKMYEONG</creatorcontrib><creatorcontrib>NAM SEOWOO</creatorcontrib><creatorcontrib>LEE SANGBONG</creatorcontrib><creatorcontrib>SEO SUNGHO</creatorcontrib><title>SEMICONDUCTER DEVICE AND METHOD FOR FABRICATING THEREOF</title><description>본 발명의 실시예에 따른 반도체 장치는 기판 상에 배치되는 제1 층간 절연층; 상기 제1 층간 절연층 내에 배치되되, 상기 제1 층간 절연층의 상부면 대비 돌출된 돌출부를 가지는 제1 도전성 라인; 상기 제1 층간 절연층 및 상기 제1 도전성 라인 상에 배치되는 식각 정지층; 및 상기 식각 정지층을 관통하여 상기 제1 도전성 라인에 접촉하는 비아를 포함하고, 상기 식각 정지층은 단면상에서 곡면 형상을 가지는 제1 식각 정지층 및 상기 제1 식각 정지층 상에 형성되며 두께 편차를 가지는 제2 식각 정지층을 포함한다.
A semiconductor device includes: a first interlayer insulating layer (10) disposed on a substrate; a first conductive line (Ma1) disposed in the first interlayer insulating layer (10) and having a protrusion protruding above an upper side of the first interlayer insulating layer (10); an etch stop layer (30) disposed on the first interlayer insulating layer (10) and the first conductive line (Ma1); and a via (50) passing through the etch stop layer (30) and contacting the first conductive line (Ma1), wherein the etch stop layer (30) includes a first etch stop layer (31) having a curved shape in a cross-sectional view and a second etch stop layer (32) disposed on the first etch stop layer (31) and having a thickness variation.</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2024</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZDAPdvX1dPb3cwl1DnENUnBxDfN0dlVw9HNR8HUN8fB3UXDzD1Jwc3QK8nR2DPH0c1cI8XANcvV342FgTUvMKU7lhdLcDMpuriHOHrqpBfnxqcUFicmpeakl8d5BRgZGJgaGRgamhkaOxsSpAgDGfyjH</recordid><startdate>20240807</startdate><enddate>20240807</enddate><creator>HA SEUNGSEOK</creator><creator>CHOI KYUHOON</creator><creator>KANG SEOKMYEONG</creator><creator>NAM SEOWOO</creator><creator>LEE SANGBONG</creator><creator>SEO SUNGHO</creator><scope>EVB</scope></search><sort><creationdate>20240807</creationdate><title>SEMICONDUCTER DEVICE AND METHOD FOR FABRICATING THEREOF</title><author>HA SEUNGSEOK ; CHOI KYUHOON ; KANG SEOKMYEONG ; NAM SEOWOO ; LEE SANGBONG ; SEO SUNGHO</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_KR20240120512A3</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; kor</language><creationdate>2024</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>HA SEUNGSEOK</creatorcontrib><creatorcontrib>CHOI KYUHOON</creatorcontrib><creatorcontrib>KANG SEOKMYEONG</creatorcontrib><creatorcontrib>NAM SEOWOO</creatorcontrib><creatorcontrib>LEE SANGBONG</creatorcontrib><creatorcontrib>SEO SUNGHO</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>HA SEUNGSEOK</au><au>CHOI KYUHOON</au><au>KANG SEOKMYEONG</au><au>NAM SEOWOO</au><au>LEE SANGBONG</au><au>SEO SUNGHO</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>SEMICONDUCTER DEVICE AND METHOD FOR FABRICATING THEREOF</title><date>2024-08-07</date><risdate>2024</risdate><abstract>본 발명의 실시예에 따른 반도체 장치는 기판 상에 배치되는 제1 층간 절연층; 상기 제1 층간 절연층 내에 배치되되, 상기 제1 층간 절연층의 상부면 대비 돌출된 돌출부를 가지는 제1 도전성 라인; 상기 제1 층간 절연층 및 상기 제1 도전성 라인 상에 배치되는 식각 정지층; 및 상기 식각 정지층을 관통하여 상기 제1 도전성 라인에 접촉하는 비아를 포함하고, 상기 식각 정지층은 단면상에서 곡면 형상을 가지는 제1 식각 정지층 및 상기 제1 식각 정지층 상에 형성되며 두께 편차를 가지는 제2 식각 정지층을 포함한다.
A semiconductor device includes: a first interlayer insulating layer (10) disposed on a substrate; a first conductive line (Ma1) disposed in the first interlayer insulating layer (10) and having a protrusion protruding above an upper side of the first interlayer insulating layer (10); an etch stop layer (30) disposed on the first interlayer insulating layer (10) and the first conductive line (Ma1); and a via (50) passing through the etch stop layer (30) and contacting the first conductive line (Ma1), wherein the etch stop layer (30) includes a first etch stop layer (31) having a curved shape in a cross-sectional view and a second etch stop layer (32) disposed on the first etch stop layer (31) and having a thickness variation.</abstract><oa>free_for_read</oa></addata></record> |
fulltext | fulltext_linktorsrc |
identifier | |
ispartof | |
issn | |
language | eng ; kor |
recordid | cdi_epo_espacenet_KR20240120512A |
source | esp@cenet |
subjects | BASIC ELECTRIC ELEMENTS ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ELECTRICITY SEMICONDUCTOR DEVICES |
title | SEMICONDUCTER DEVICE AND METHOD FOR FABRICATING THEREOF |
url | https://sfx.bib-bvb.de/sfx_tum?ctx_ver=Z39.88-2004&ctx_enc=info:ofi/enc:UTF-8&ctx_tim=2025-01-05T23%3A06%3A37IST&url_ver=Z39.88-2004&url_ctx_fmt=infofi/fmt:kev:mtx:ctx&rfr_id=info:sid/primo.exlibrisgroup.com:primo3-Article-epo_EVB&rft_val_fmt=info:ofi/fmt:kev:mtx:patent&rft.genre=patent&rft.au=HA%20SEUNGSEOK&rft.date=2024-08-07&rft_id=info:doi/&rft_dat=%3Cepo_EVB%3EKR20240120512A%3C/epo_EVB%3E%3Curl%3E%3C/url%3E&disable_directlink=true&sfx.directlink=off&sfx.report_link=0&rft_id=info:oai/&rft_id=info:pmid/&rfr_iscdi=true |