PAGE BUFFER BLOCK AND MEMORY DEVICE INCLUDING THE SAME

본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들에 대한 검증 동작을 제어하도록 구성된 제어 로직 및 상기 메모리 셀 어레이와 비트라인들을 통해 연결된 복수의 페이지 버퍼들, 상기 검증 동작에 의한 상기 복수의 페이지 버퍼들의 출력들 중 적어도 하나로부터 생성된 검증 신호를 출력 라인을 통해 출력하는 페이지 버퍼 디코더 및 상기 출력 라인과 연결되어 상기 제어 로직으로의 상기 검증 신호의 출력 경로를 제어하도록 구성된 검증 오류 제거 회로를 포함하는 페이지 버퍼 블록을 포함하고, 상기 검증 오류 제거 회로는, 상기 검증 신호와 연관된 적어도 하나의 비트라인 또는 적어도 하나의 페이지 버퍼에 대한 불량 여부를 나타내는 상태 정보를 저장하도록 구성된 제1 래치를 포함하고, 상기 제1 래치의 출력 및 상기 검증 신호로부터 생성된 경로 제어 신호를 기반으로 상기 출력 경로를 제어하도록 구성된 것을 특징으로 한다. A memory device according to an embodiment includes a memory cell array including a plurality of memory cells, a control logic configured to control a verification operation for the plurality of memory cells, a page buffer block including a plurality of page buffers connected to the memory cell array through bit lines, a page buffer decoder that outputs, through an output line. a verification signal generated from at least one of outputs of the plurality of page buffers by a verification operation, and a verification error removal circuit connected to the output line and configured to control an output path of the verification signal to the control logic.