LAYOUT DESIGN METHOD OF SEMICONDUCTOR CHIP SEMICONDUCTOR CHIP MANUFACTURING METHOD USING THE SAME AND COMPUTING DEVICE

본 개시는 반도체 칩의 레이아웃 설계 방법에 관한 것이다. 반도체 칩의 레이아웃 설계 방법은, 미리 정해진 디자인 룰(design rule)을 기초로, 반도체 칩의 복수의 레이어에 대응하는 복수의 레이아웃을 포함하는 풀-칩(full-chip) 레이아웃을 설계하는 단계; 복수의 레이아웃을 탐색하여, 복수의 레이아웃 중 어느 하나의 레이아웃에 포함된 제1 레이아웃 패턴 및 제2 레이아웃 패턴이 서로 동일한 전기적 신호를 전달하기 위한 레이아웃 패턴인지 여부를 판정하는 단계 - 제1 레이아웃 패턴과 제2 레이아웃 패턴은 제1 간격만큼 이...

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Bibliographische Detailangaben
Hauptverfasser:	HAN MIN CHUL, CHOI JUNGYUN, KWON OHHUN, LEE DAEHEE
Format:	Patent
Sprache:	eng ; kor
Schlagworte:	BASIC ELECTRIC ELEMENTS CALCULATING COMPUTING COUNTING ELECTRIC DIGITAL DATA PROCESSING ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ELECTRICITY PHYSICS SEMICONDUCTOR DEVICES
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Beschreibung
Zusammenfassung:	본 개시는 반도체 칩의 레이아웃 설계 방법에 관한 것이다. 반도체 칩의 레이아웃 설계 방법은, 미리 정해진 디자인 룰(design rule)을 기초로, 반도체 칩의 복수의 레이어에 대응하는 복수의 레이아웃을 포함하는 풀-칩(full-chip) 레이아웃을 설계하는 단계; 복수의 레이아웃을 탐색하여, 복수의 레이아웃 중 어느 하나의 레이아웃에 포함된 제1 레이아웃 패턴 및 제2 레이아웃 패턴이 서로 동일한 전기적 신호를 전달하기 위한 레이아웃 패턴인지 여부를 판정하는 단계 - 제1 레이아웃 패턴과 제2 레이아웃 패턴은 제1 간격만큼 이격되어 서로 인접한 패턴임 -; 및 제1 레이아웃 패턴과 제2 레이아웃 패턴이 서로 동일한 전기적 신호를 전달하기 위한 레이아웃 패턴으로 판정되는 경우, 제1 레이아웃 패턴과 제2 레이아웃 패턴 사이의 이격 거리가 제1 간격보다 감소하도록, 풀-칩 레이아웃을 변경하는 단계를 포함한다.