설계 규칙 준수를 위한 머신 학습 기반 레이아웃 넛징

집적 회로 레이아웃들을 생성하기 위한 시스템 및 방법의 실시예들이 본 명세서에 설명된다. 집적 회로 레이아웃들을 생성하기 위한 컴퓨터에 의해 구현되는 방법은 집적 회로에 대한 제1 레이아웃을 수신하는 단계, 제1 레이아웃을 복수의 상이한 패치들로 세그먼트화하는 단계 - 복수의 패치들의 각각의 패치는 제1 레이아웃의 이산 부분을 기술함 -, 복수의 패치들 중 논-컴플라이언트 패치를 식별하는 단계 - 논-컴플라이언트 패치는 집적 회로의 제조를 관리하는 설계 규칙을 위반함 -, 머신 학습 모델을 사용하여 논-컴플라이언트 패치의 변환을 생성하는 단계, 및 변환 및 제1 레이아웃을 사용하여 제2 레이아웃을 생성하는 단계 - 제2 레이아웃은 설계 규칙을 준수함 - 를 포함한다. Embodiments of a system and method for generating integrated circuit layouts are described herein. A computer implemented method for generating integrated circuit layouts includes receiving a first layout for an integrated circuit, segmenting the first layout into a plurality of different patches, each patch of the plurality of patches describing a discrete portion of the first layout, identifying a non-compliant patch of the plurality of patches, the non-compliant patch violating a design rule governing the manufacture of the integrated circuit, generating a transformation of the non-compliant patch using a machine learning model, and generating a second layout using the transformation and the first layout, where the second layout is compliant with the design rule.