Semiconductor memory devices

본 발명에 따른 반도체 메모리 소자는, 메모리 셀 영역에 배치되는 복수의 활성 영역을 가지는 기판, 상기 메모리 셀 영역에서 제1 수평 방향으로 상호 평행하게 연장되는 복수의 비트 라인 구조체, 상기 복수의 활성 영역과 전기적으로 연결되며 상기 복수의 비트 라인 구조체 사이 공간의 일부분을 채우는 복수의 베리드 콘택, 상기 복수의 비트 라인 구조체 사이 공간에서 상기 복수의 베리드 콘택 상에 배치되는 복수의 하부 랜딩 패드, 상기 복수의 비트 라인 구조체 및 상기 복수의 하부 랜딩 패드 상에 배치되며 복수의 랜딩 패드 홀을 가지는 랜딩 패드 절연 구조물, 상기 복수의 랜딩 패드 홀을 채우며 상기 복수의 하부 랜딩 패드와 연결되는 복수의 상부 랜딩 패드, 상기 복수의 상부 랜딩 패드와 전기적으로 연결되는 복수의 하부 전극, 상부 전극, 및 상기 복수의 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전층으로 이루어지는 복수의 커패시터 구조물을 포함한다. A semiconductor memory device includes a substrate including a plurality of active regions in a memory cell region, a plurality of bit line structures extending in parallel with each other in a first horizontal direction in the memory cell region, a plurality of buried contacts respectively and electrically connected to the active regions and partially filling a space between the bit line structures, a plurality of lower landing pads in the space between the bit line structures and respectively on the buried contacts, a landing pad insulating structure in contact with the bit line structures and the lower landing pads and including a plurality of landing pad holes, a plurality of upper landing pads respectively filling the landing pad holes and respectively connected to the lower landing pads, and a plurality of capacitor structures.