Semiconductor package

본 발명의 기술적 사상은 하부 칩; 상기 하부 칩 상에 배치되며, 복수의 상부 칩들을 포함하는 칩 적층 구조물; 상기 하부 칩과 상기 칩 적층 구조물의 사이 및 상기 복수의 상부 칩들 각각의 사이에 개재되는 언더필층; 및 상기 언더필층 및 상기 칩 적층 구조물을 포위하는 몰딩층; 을 포함하고, 상기 하부 칩은 상면 상에 적어도 하나의 하부 트렌치를 갖고, 상기 복수의 상부 칩들 중 적어도 하나는 상면 상에 적어도 하나의 상부 트렌치를 갖는 반도체 패키지를 제공한다. A semiconductor package includes a lower chip. A chip stacked structure is arranged on the lower chip. The chip stacked structure includes a plurality of upper chips. An underfill layer is disposed between the lower chip and the chip stacked structure and between the plurality of upper chips. A molding layer surrounds the underfill layer and the chip stacked structure. The lower chip has at least one lower trench positioned on an upper surface of the lower chip. At least one of the plurality of upper chips has at least one upper trench on an upper surface of the at least one of the plurality of upper chips.