Semiconductor package and manufacturing method thereof
반도체 패키지는 제1 반도체 칩, 제1 반도체 칩을 덮고 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀을 포함하는 제1 밀봉층, 제1 반도체 칩의 패드에 연결된 제1 재배선 패턴을 포함하는 제1 패키지와, 제2 반도체 칩을 포함하고 제1 패키지 상에 마련된 제2 패키지를 포함하고, 제1 재배선 패턴은 관통홀의 내면에 배치되고 제2 패키지에 연결되는 제1 전도층과, 제1 밀봉층의 타측 표면에 배치되고 제1 전도층 및 제1 반도체 칩의 패드에 연결된 제2 전도층을 포함한다....
Gespeichert in:
| Hauptverfasser: | , , , , |
|---|---|
| Format: | Patent |
| Sprache: | eng ; kor |
| Schlagworte: | |
| Online-Zugang: | Volltext bestellen |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
| Zusammenfassung: | 반도체 패키지는 제1 반도체 칩, 제1 반도체 칩을 덮고 일측 표면으로부터 타측 표면을 향해 관통하는 관통홀을 포함하는 제1 밀봉층, 제1 반도체 칩의 패드에 연결된 제1 재배선 패턴을 포함하는 제1 패키지와, 제2 반도체 칩을 포함하고 제1 패키지 상에 마련된 제2 패키지를 포함하고, 제1 재배선 패턴은 관통홀의 내면에 배치되고 제2 패키지에 연결되는 제1 전도층과, 제1 밀봉층의 타측 표면에 배치되고 제1 전도층 및 제1 반도체 칩의 패드에 연결된 제2 전도층을 포함한다. |
|---|