SEMICONDUCTOR MEMORY DEVICE METHOD FOR MANUFACTURING THE SAME AND ELECTRONIC SYSTEM INCLUDING THE SAME

본 발명은 신뢰성이 향상된 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 셀 어레이 영역, 및 연장 영역을 포함하는 기판, 셀 어레이 영역의 기판 상에 차례로 적층되며, 연장 영역의 기판 상에서 계단형으로 적층되는 복수의 게이트 전극들과, 복수의 게이트 전극들과 교대로 적층되는 복수의 몰드 절연막들을 포함하는 몰드 구조체, 셀 어레이 영역의 기판 상에, 몰드 구조체를 관통하여 복수의 게이트 전극들과 교차하는 복수의 채널 구조체들, 연장 영역의 기판 상에, 각각의 복수의 게이트 전극들과 접속되는 복수의 셀 컨택들, 몰드 구조체 상에 배치되어 복수의 채널 구조체들과 복수의 셀 컨택들을 덮는 제1 층간 절연막, 복수의 채널 구조체들 각각과 접속되는 복수의 제1 금속 패턴들로, 복수의 제1 금속 패턴들의 상면은 제1 층간 절연막의 상면과 동일 평면에 놓이는 복수의 제1 금속 패턴들, 복수의 셀 컨택들 각각과 접속되는 복수의 제2 금속 패턴들로, 복수의 제2 금속 패턴들의 상면은 복수의 제1 금속 패턴들의 상면과 동일 평면에 놓이는 복수의 제2 금속 패턴들, 및 제1 층간 절연막의 상면, 복수의 제1 금속 패턴들의 상면, 및 복수의 제2 금속 패턴들의 상면을 따라 연장되는 제1 블로킹층, 및 제1 블로킹층을 관통하는 복수의 제1 더미 비아들을 포함한다. A semiconductor memory device including a substrate; a mold structure including gate electrodes and mold insulating layers stacked in a stair shape, channel structures on the substrate, intersecting the gate electrodes, and passing through the mold structure; cell contacts connected to the gate electrodes; a first interlayer insulating layer on the mold structure and covering the channel structures and cell contacts; first metal patterns connected to the channel structures, an upper surface of the first metal patterns being coplanar with an upper surface of the first interlayer insulating layer; second metal patterns connected to the cell contacts, an upper surface of the second metal patterns being coplanar with the upper surface of the first metal patterns; a first blocking layer along the upper surface of the first interlayer insulating layer, the first metal patterns, and the second metal patterns; and a first dummy vias passing through the first blocking layer.