SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME

본 발명은 신뢰성이 향상된 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 셀 어레이 영역, 및 연장 영역을 포함하는 기판, 셀 어레이 영역의 기판 상에 차례로 적층되며, 연장 영역의 기판 상에서 계단형으로 적층되는 복수의 게이트 전극들과, 복수의 게이트 전극들과 교대로 적층되는 복수의 몰드 절연막들을 포함하는 몰드 구조체, 셀 어레이 영역의 기판 상에, 몰드 구조체를 관통하여 복수의 게이트 전극들과 교차하는 복수의 채널 구조체들, 연장 영역의 기판 상에, 각각의 복수의 게이트 전극들과 접속되는 복수의 셀 컨택들, 몰드 구조체 상에 배치되어 복수의 채널 구조체들과 복수의 셀 컨택들을 덮는 제1 층간 절연막, 제1 층간 절연막 상의 제2 층간 절연막, 복수의 채널 구조체들 각각과 접속되고, 제1 층간 절연막 내에 배치되는 복수의 제1 금속 패턴들, 복수의 셀 컨택들 각각과 접속되는 복수의 제2 금속 패턴들로, 복수의 제2 금속 패턴들의 상면은 복수의 제1 금속 패턴들의 상면과 동일 평면에 놓이는 복수의 제2 금속 패턴들, 및 복수의 제1 금속 패턴들의 상면을 완전히 덮는 제1 블로킹 패턴과, 각각의 복수의 제2 금속 패턴들의 상면을 완전히 덮는 제2 블로킹 패턴을 포함하고, 제2 층간 절연막의 적어도 일부는 복수의 제2 블로킹 패턴들 사이에 배치된다. A semiconductor memory device comprising a substrate including a cell array area and an extension area, a mold structure including, a plurality of gate electrodes sequentially stacked on the cell array area of the substrate and stacked in a stair shape on the extension area of the substrate, and a plurality of mold insulating films stacked alternately with the plurality of gate electrodes, a plurality of channel structures on the cell array area of the substrate, wherein each of the plurality of channel structures extends through the mold structure and intersects the plurality of gate electrodes, a plurality of cell contacts on the extension area of the substrate and respectively connected to the plurality of gate electrodes, a first interlayer insulating film on the mold structure so as to cover the plurality of channel structures and the plurality of cell contacts.