semiconductor package

본 발명의 실시예에 따른 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상의 반도체 칩, 상기 제1 재배선 기판 상에서 상기 반도체 칩과 이격된 연결 구조체, 상기 연결 구조체는 연결 기판 및 상기 연결 기판 상의 포스트를 포함하고, 상기 반도체 칩 및 상기 연결 구조체 상에 배치되는 제2 재배선 기판, 및 상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에서 상기 반도체 칩 및 상기 연결 구조체를 매립하는 몰딩막을 포함할 수 있다. 상기 연결 기판은 상기 연결 기판을 수직으로 관통하는 도전 패턴을 포함하고, 상기 포스트는 상기 도전 패턴의 상면에 접하고, 상기 포스트의 폭은 상기 연결 기판의 폭보다 좁을 수 있다. A semiconductor package, including a first redistribution substrate, a semiconductor chip on the first redistribution substrate, a connection structure on the first redistribution substrate and spaced apart from the semiconductor chip, the connection structure including a connection substrate and a post on the connection substrate, a second redistribution substrate on the semiconductor chip and the connection structure, and a molding layer between the first redistribution substrate and the second redistribution substrate, the molding layer encapsulating the semiconductor chip and the connection structure, wherein the connection substrate includes a conductive pattern that vertically penetrates the connection substrate, the post is in contact with a top surface of the conductive pattern, and a width of the post is less than a width of the connection substrate.