SEMICONDUCTOR DEVICE

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 활성 패턴을 포함하는 기판; 상기 활성 패턴 상의 채널 패턴, 상기 채널 패턴은 서로 이격되어 수직적으로 적층된 복수개의 반도체 패턴들을 포함하고; 상기 복수개의 반도체 패턴들에 연결된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 제1 소스/드레인 패턴은 엔모스펫(NMOSFET) 영역에 제공되며, 상기 제2 소스/드레인 패턴은 피모스펫(PMOSFET) 영역에 제공되고; 상기 복수개의 반도체 패턴들 상의 게이트 전극, 상기 게이트 전극은 상기 복수개의 반도체 패턴들 중 서로 인접하는 반도체 패턴들 사이에 개재된 내측 전극들 및 최상부의 반도체 패턴 상의 외측 전극을 포함하고; 및 상기 제1 소스/드레인 패턴에 전기적으로 연결되는 제1 활성 콘택 및 상기 제2 소스/드레인 패턴에 전기적으로 연결되는 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 제1 리세스 깊이(depth)는 상기 제2 활성 콘택의 제2 리세스 깊이의 1.2배 내지 2.5배일 수 있다. Embodiments of the present inventive concepts provide a semiconductor device including a substrate that includes an active pattern, a channel pattern disposed on the active pattern, a first source/drain pattern and a second source/drain pattern that are connected to the plurality of semiconductor patterns, a gate electrode disposed on the plurality of semiconductor patterns, and a first active contact electrically connected to the first source/drain pattern and a second active contact electrically connected to the second source/drain pattern. In one aspect, the channel pattern includes a plurality of semiconductor patterns that are spaced apart from and vertically stacked on each other. In one aspect, the gate electrode includes inner electrodes disposed between neighboring semiconductor patterns of the plurality of semiconductor patterns and an outer electrode disposed on an uppermost semiconductor pattern.