SEMICONDUCTOR DEVICES

본 발명의 실시예에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역들을 포함하되, 상기 게이트 구조물은 상기 복수의 채널층들과 수직하게 중첩하는 영역에서, 상기 복수의 채널층들 중 최상부 채널층 상에 배치되는 상부 부분 및 각각의 상기 복수의 채널층들 사이에 배치되는 하부 부분들을 포함하고, 상기 복수의 채널층들 각각의 상기 제1 방향을 따른 폭은 상기 게이트 구조물의 상기 하부 부분들 중 상기 각각의 채널층들에 인접한 하부 부분들의 상기 제1 방향을 따른 폭보다 작을 수 있다. A semiconductor device, may include an active region extending in a first direction; a plurality of channel layers on the active region to be spaced apart from each other; a gate structure, surrounding the plurality of channel layers, respectively; and source/drain regions on the active region on at least one side of the gate structure, and contacting the plurality of channel layers, wherein the gate structure may include an upper portion on an uppermost channel layer among the plurality of channel layers and lower portions between each of the plurality of channel layers in a region vertically overlapping the plurality of channel layers, wherein a width of each of the plurality of channel layers in the first direction may be less than a width of lower portions of the gate structure, adjacent to the respective channel layers among the lower portions of the gate structure in the first direction.