온-칩 네트워크에 대한 통신 레이턴시 완화

본 출원은 컴퓨팅 노드(node)들의 어레이들에서 줄어든 레이턴시(latency)에 대한 시스템 및 방법과 관련된다. 일부 실시예들에서, 데이터를 라우팅(routing)하는 방법은 컴퓨팅 노드들의 어레이의 제1 컴퓨팅 노드로부터 제1 바이패스(bypass) 신호 및 제2 바이패스 신호를 출력(output)하는 단계를 포함할 수 있으며, 상기 제1 바이패스 신호는 제2 컴퓨팅 노드를 통해 패킷 데이터를 라우팅하는 것을 나타내고, 상기 제2 바이패스 신호는 제3 컴퓨팅 노드에서 패킷 데이터를 전환(turn)하는 것을 나타낸다. 상기 패킷은 단일 클록 사이클(clock cycle)에서 상기 제1 바이패스 신호에 기초하여 상기 제2 노드를 통해 라우팅될 수 있고, 상기 패킷은 단일 클록 사이클에서 상기 제2 컴퓨팅 노드로부터 상기 제3 컴퓨팅 노드로 라우팅될 수 있다. 상기 제2 컴퓨팅 노드는 상기 패킷 데이터를 수신하는 것보다 더 빠른 경로(route)를 거쳐 상기 제1 바이패스 신호를 수신한다. This application relates to systems and methods for reduced latency in arrays of computing nodes. In some embodiments, a method of routing data can include outputting a first bypass signal and a second bypass signal from a first computing node of an array of computing nodes, wherein the first bypass signal indicates to route packet data through a second computing node and the second bypass signal indicates to turn the packet data in a third computing node. The packet can be routed through the second node based on the first bypass signal in a single clock cycle, and the packet can be routed from the second computing node to the third computing node in a single clock cycle. The second computing node receives the first bypass signal by way of a faster route than it receives the packet data.