CMOS STACKED CMOS IMAGE SENSOR

본 개시의 다양한 실시예들은, 픽셀 센서가 다중 집적 회로(IC) 칩들에 걸쳐있고 픽셀 센서의 광검출기에서 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물이 없는 적층형 상보적 금속 산화물 반도체(CMOS) 이미지 센서에 관한 것이다. 광검출기와 제1 트랜지스터가 제1 IC 칩에서 픽셀 센서의 제1 부분을 형성한다. 복수의 제2 트랜지스터들이 제2 IC 칩에서 픽셀 센서의 제2 부분을 형성한다. 광검출기에서 STI 구조물을 생략함으로써, 픽셀 센서를 둘러싸며 픽셀 센서를 경계짓는 도핑된 웰은 이와 달리 STI 구조물을 가졌을 때보다 더 작은 폭을 가질 수 있다. 따라서, 도핑된 웰은 광검출기의 더 적은 면적을 소모할 수 있다. 이는 결국, 픽셀 센서의 강화된 스케일링다운을 가능하게 한다. Various embodiments of the present disclosure are directed towards a stacked complementary metal-oxide semiconductor (CMOS) image sensor in which a pixel sensor spans multiple integrated circuit (IC) chips and is devoid of a shallow trench isolation (STI) structure at a photodetector of the pixel sensor. The photodetector and a first transistor form a first portion of the pixel sensor at a first IC chip. A plurality of second transistors forms a second portion of the pixel sensor at a second IC chip. By omitting the STI structure at the photodetector, a doped well surrounding and demarcating the pixel sensor may have a lesser width than it would otherwise have. Hence, the doped well may consume less area of the photodetector. This, in turn, allows enhanced scaling down of the pixel sensor.