Semiconductor package

반도체 패키지가 제공된다. 반도체 패키지는 제1 면 및 제1 면과 대향하는 제2 면을 포함하는 제1 기판, 제1 기판의 제1 면 상에 배치되고, 복수의 메모리 반도체 칩을 포함하는 메모리 반도체 패키지, 제1 기판의 제1 면과 메모리 반도체 패키지 사이에 배치되고, 메모리 반도체 패키지를 제1 기판의 제1 면에 부착시키는 접착층, 메모리 반도체 패키지의 상면으로부터 연장되어 제1 기판에 연결되고, 제1 기판과 메모리 반도체 패키지를 전기적으로 연결시키는 와이어, 제1 기판의 제1 면 상에서 메모리 반도체 패키지와 제1 수평 방향으로 이격된 로직 반도체 칩, 제1 기판의 제1 면과 로직 반도체 칩 사이에 배치되고, 제1 기판과 로직 반도체 칩을 전기적으로 연결시키는 제1 연결 단자, 및 제1 기판의 제1 면 상에서 와이어, 메모리 반도체 패키지의 측벽 및 상면, 로직 반도체 칩의 측벽을 덮는 몰딩층을 포함하되, 제1 기판의 제1 면으로부터 메모리 반도체 패키지의 상면까지의 수직 방향의 제1 높이는 제1 기판의 제1 면으로부터 로직 반도체 칩의 상면까지의 수직 방향의 제2 높이보다 작고, 몰딩층의 최상면 및 로직 반도체 칩의 상면은 동일 평면 상에 형성된다. A semiconductor package includes a first substrate, a memory semiconductor package on a first surface of the first substrate, an adhesive layer between the first surface of the first substrate and the memory semiconductor package, a wire extending from an upper surface of the memory semiconductor package and connected to the first substrate, a logic semiconductor chip on the first surface of the first substrate, a first connection terminal between the first surface of the first substrate and the logic semiconductor chip, and a molding layer, wherein a first height of the memory semiconductor package is smaller than a second height of the logic semiconductor chip, and wherein an uppermost surface of the molding layer and the upper surface of the logic semiconductor chip are coplanar.