SEMICONDUCTOR DEVICES

반도체 소자는, PMOS 영역, N-웰 탭 형성 영역 및 PMOS 영역과 N-웰 탭 형성 영역 사이의 경계 영역을 포함하는 기판이 구비된다. 상기 PMOS 영역 상에 PMOS 전계효과 트랜지스터들이 구비된다. 상기 N-웰 탭 형성 영역의 기판에 N형 불순물이 도핑된 N-웰 탭 영역이 구비된다. 상기 PMOS 전계효과 트랜지스터들의 적어도 하나의 불순물 영역과 연결되고, 일 단부가 상기 경계 영역까지 연장된 제1 금속 패턴이 구비된다. 상기 N-웰 탭 영역과 전기적으로 연결되고, 일 단부가 상기 경계 영역까지 연장된 제2 금속 패턴이 구비된다. 상기 제1 금속 패턴 상에 제1 콘택 플러그가 구비된다. 싱기 제2 금속 패턴 상에 제2 콘택 플러그가 구비된다. 상기 제1 및 제2 콘택 플러그 상에, 상기 제1 및 제2 콘택 플러그와 접하도록 연장되는 상부 배선이 구비된다. A semiconductor device including: a substrate including a PMOS region, an N-well tap forming region, and a boundary region; PMOS field effect transistors on the PMOS region; an N-well tap region doped with N-type impurities in the N-well tap forming region; a first metal pattern connected to at least one impurity region of the PMOS field effect transistors, wherein the first metal pattern extends so that an end of the first metal pattern is positioned on the boundary region; a second metal pattern electrically connected to the N-well tap region, wherein the second metal pattern extends so that an end of the second metal pattern is positioned on the boundary region; a first contact plug on the first metal pattern; a second contact plug on the second metal pattern; and an upper wiring on the first and second contact plugs.