SEMICONDUCTOR MEMORY DEVICE

본 발명의 실시예에 따른 반도체 소자는, 기판 상의 패스-게이트 트랜지스터, 풀-다운 트랜지스터, 및 풀-업 트랜지스터를 포함하는 에스램 셀을 포함하되, 상기 에스램 셀은, 제1 방향으로 연장되는 활성 핀을 포함하고, 상기 패스-게이트 트랜지스터와 상기 풀-다운 트랜지스터는 상기 활성 핀 상에 상기 제1 방향에서 서로 인접하게 배치되고, 상기 패스-게이트 트랜지스터는, 제1 채널 층들, 제1 게이트 전극, 제1 소스/드레인 영역들, 및 제1 내부 스페이서들을 포함하고, 상기 풀-다운 트랜지스터는, 제2 채널 층들, 제2 게이트 전극, 제2 소스/드레인 영역들, 및 제2 내부 스페이서들을 포함하고, 상기 제1 내부 스페이서들 중 하나와 상기 제2 내부 스페이서들 중 하나는, 서로 동일한 높이 레벨에 배치되며 상기 제1 방향에서 서로 다른 두께를 갖는다. A semiconductor device includes a substrate, a SRAM cell including a pass-gate transistor (TA1), a pull-down transistor (TD1), and a pull-up transistor (TU1) on substrate (101). The SRAM cell includes an active fin (105) extending in a first direction (X), the pass-gate transistor (TA1) and the pull-down transistor (TD1) are disposed adjacent to each other on the active fin (105) in the first direction (X), the pass-gate transistor (TA1) includes first channel layers (140A), a first gate electrode (166A), first source/drain regions (150A, 150S), and first inner spacers (130A), the pull-down transistor (TD1) includes second channel layers (140B), a second gate electrode (166B), second source/drain regions (150B, 150S), and second inner spacers (130B), and one of the first inner spacers (130A) and one of the second inner spacers (130B) are disposed on the same height level and have different thicknesses in the first direction (X).