SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME

본 발명의 일 실시예는, 기판과, 상기 기판 상에 배치되는 회로 소자들과, 상기 회로 소자들 상에 배치된 배선 구조물과, 상기 배선 구조물 상에 배치된 제1 본딩 금속층들과, 상기 배선 구조물 상에서 상기 제1 본딩 금속층들의 측면을 둘러싸도록 배치된 제1 본딩 절연층을 포함하는 제1 칩 구조물 - 상기 제1 칩 구조물의 상면은 에지 영역과 상기 에지 영역에 의해 둘러싸인 내부 영역을 가짐 - ; 상기 제1 칩 구조물의 상면의 내부 영역 상에 배치되며, 상기 제1 본딩 금속층들에 각각 본딩되는 제2 본딩 금속층들과, 상기 제2 본딩 금속층들의 측면을 둘러싸며 상기 제1 본딩 절연층에 본딩된 제2 본딩 절연층과, 상기 제2 본딩 금속층들 및 상기 제2 본딩 절연층 상에 배치되며 메모리 셀들을 갖는 메모리 셀층을 포함하는 제2 칩 구조물; 상기 제2 칩 구조물의 상면에 배치되며, 상기 제2 칩 구조물의 측면을 따라 상기 제1 칩 구조물의 에지 영역으로 연장된 절연성 캡핑층; 및 상기 제2 칩 구조물의 상면에 위치한 상기 절연성 캡핑층 영역 상에 배치되며, 상기 메모리 셀들에 전기적으로 연결된 연결 패드;를 포함하는 반도체 장치를 제공한다. A semiconductor device includes a first chip structure including a wiring structure disposed on a circuit elements, and first bonding metal layers and a first bonding insulating layer on the wiring structure, an upper surface of the first chip structure having an edge region and an inner region surrounded by the edge region, a second chip structure disposed on an inner region of the upper surface of the first chip structure, and including second bonding metal layers respectively bonded to the first bonding metal layers, a second bonding insulating layer bonded to the first bonding insulating layer, and a memory cell layer on the second bonding metal layers and the second bonding insulating layer, an insulating capping layer disposed on an upper surface of the second chip structure and extending to the edge region, and a connection pad disposed on a region of the insulating capping layer.