3 NS INTERVAL CONTROL STRUCTURE IN 3D NS STACKED DEVICES AND MANUFACTURING METHOD THEREOF

The technical idea of the present invention provides a multi-stack semiconductor device comprising: a lower nanosheet transistor including a plurality of lower channel layers surrounded by a gate structure; and an upper nanosheet transistor stacked on the lower nanosheet transistor and including a plurality of upper channel layers surrounded by the gate structure, wherein the lower channel layers have a smaller channel interval than the upper channel layers. Therefore, the multi-stack semiconductor device has improved reliability. 본 발명의 기술적 사상은, 게이트 구조물에 둘러싸인 복수의 하부 채널층들을 포함하는 하부 나노시트 트랜지스터; 및 상기 하부 나노시트 트랜지스터 상에 적층되고, 상기 게이트 구조물에 의해 둘러싸인 복수의 상부 채널층들을 포함하는 상부 나노시트 트랜지스터를 포함하고, 상기 하부 채널층들은 상기 상부 채널층들보다 더 작은 채널 간격을 갖는 것을 특징으로 하는 멀티 스택 반도체 소자를 제공한다.