Power semiconductor device power semiconductor chip including the same and method for manufacturing the same
An objective of the present invention is to provide a power semiconductor device, a power semiconductor chip including the same, and a manufacturing method thereof, which can increase operation stability. According to one embodiment of the present invention, the power semiconductor device comprises:...
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Format: | Patent |
Sprache: | eng ; kor |
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Zusammenfassung: | An objective of the present invention is to provide a power semiconductor device, a power semiconductor chip including the same, and a manufacturing method thereof, which can increase operation stability. According to one embodiment of the present invention, the power semiconductor device comprises: gate electrodes arranged to be recessed from a first surface of a semiconductor substrate toward a second surface facing the first surface; an emitter region arranged to come in contact with the first surface and a trench on which the gate electrodes are arranged, and including an impurity of a first conductivity type; a collector region arranged to come in contact with the second surface, and including an impurity of a second conductivity type opposite to the first conductivity type; a floating region stretched toward the second surface along the stretching direction of the trench while enclosing the bottom surface of the trench, and including an impurity of the second conductivity type; a trench emitter region arranged between the gate electrodes in the trench; and a trench floating region arranged on a lower portion of the trench emitter region and the gate electrodes in the trench.
본 발명의 일 실시예에 따른 전력 반도체 소자는, 각각이 반도체 기판의 제1 면으로부터 상기 제1 면에 대향하는 제2 면을 향해 리세스(recess) 되도록 배치되는 게이트 전극들, 상기 게이트 전극이 배치되는 트렌치 및 상기 제1 면 각각에 접하도록 배치되고, 제1 도전형의 불순물을 포함하는 이미터 영역, 상기 제2 면에 접하도록 배치되고, 상기 제1 도전형의 반대 도전형인 제2 도전형의 불순물을 포함하는 콜렉터 영역, 상기 트렌치의 바닥면을 감싸면서 상기 트렌치의 신장 방향을 따라 상기 제2 면을 향해 신장되고, 상기 제2 도전형의 불순물을 포함하는 플로팅 영역, 상기 트렌치 내에서 상기 게이트 전극들 사이에 배치되는 트렌치 이미터 영역, 및 상기 트렌치 내에서 상기 게이트 전극들 및 상기 트렌치 이미터 영역의 하부에 배치되는 트렌치 플로팅 영역을 포함할 수 있다. |
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