Semiconductor device

The present invention relates to a semiconductor device to improve electrical properties and reliability. According to the present invention, the semiconductor device comprises: a first semiconductor pattern (SP1) arranged on a substrate (100), wherein the first semiconductor pattern (SP1) includes first vertical portions (V1) spaced apart from each other in a first direction (D1) parallel to the upper surface of the substrate (100) and a first horizontal portion (H1) between the first vertical portions (V1); a second semiconductor pattern (SP2) arranged spaced apart from the first semiconductor pattern (SP1) in a second direction (D2) parallel to the upper surface of the substrate (100) and intersecting the first direction (D1), wherein the second semiconductor pattern (SP2) includes second vertical portions (V2) spaced apart from each other in the first direction (D1) and a second horizontal portion (H2) between the second vertical portions (V2); word lines (WL) extending in the second direction on the first and second horizontal sections (H1, H2) and spaced apart from each other in the first direction; a gate insulating pattern (Gox) interposed between the word lines (WL) and the first vertical sections (V1) and between the word lines (WL) and the second vertical sections (V2); and a channel insulating pattern (140) arranged on one side of each of the word lines (WL) and interposed between one of the first vertical sections (V1) and one of the second vertical sections (V2). 본 발명에 따른 반도체 장치는, 기판(100) 상의 제1 반도체 패턴(SP1)이 배치될 수 있고, 제1 상기 반도체 패턴(SP1)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격된 제1 수직부들(V1) 및 상기 제1 수직부들(V1) 사이의 제1 수평부(H1)를 포함할 수 있다. 상기 기판(100)의 상면에 평행하고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 상기 제1 반도체 패턴(SP1)으로부터 이격된 제2 반도체 패턴(SP2)이 배치될 수 있고, 상기 제2 반도체 패턴(SP2)은 상기 제1 방향(D1)으로 서로 이격된 제2 수직부들(V2) 및 상기 제2 수직부들(V2) 사이의 제2 수평부(H2)를 포함할 수 있다. 상기 제1 및 제2 수평부들(H1, H2) 상에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 워드 라인들(WL), 상기 워드 라인들(WL)과 상기 제1 수직부들(V1) 사이, 및 상기 워드 라인들(WL)과 상기 제2 수직부들(V2) 사이에 개재되는 게이트 절연 패턴(Gox), 및 상기 워드 라인들(WL)의 각각의 일 측에 배치되고 상기 제1 수직부들(V1) 중 하나와 상기 제2 수직부들(V2) 중 하나 사이에 개재되는 채널 절연 패턴(140)을 포함할 수 있다.