멀티-코어 프로세싱 및 메모리 배열

본 발명은 멀티플 코어들, 코어들 사이에 분산된 메모리(코어-로컬 메모리)를 갖는 일반화된 전자 컴퓨터 아키텍처를 제공한다. 이 배열은 예측 가능하고, 로우-레이턴시 메모리 응답 시간, 뿐만 아니라 특정 연산으로부터 (연산 그래프를 사용하는) 다른 연산으로의 유연한 메모리의 코드-공급 흐름을 제공한다. 하나의 인스턴스화에서, 연산 그래프는 하나 이상의 입력 주소들의 정렬된 리스트에 의해 각각 수반되는 수학 연산들의 세트로 구성된다. 입력 주소들은 메모리의 특정 주소들, 그래프의 다른 수학 연산들의 참조들, 또는 특정 데이터 스트림의 다음 아이템에 대한 참조들 일 수 있고, 여기서(where) 데이터 스트림은 메모리의 연속 블록을 통한 반복자들(iterators)이다. 배열은 또한 전통적인 폰 노이만 아키텍처에 따라 구성(construct)/조직화(organize)된 호스트 서버/PC에 선택적으로 연결(plug)될 수 있는, PCIe 도터 카드(daughter card)로 패키징(package)될 수 있다. This invention provides a generalized electronic computer architecture with multiple cores, memory distributed amongst the cores (a core-local memory). This arrangement provides predictable, low-latency memory response time, as well as a flexible, code-supplied flow of memory from one specific operation to another (using an operation graph). In one instantiation, the operation graph consists of a set of math operations, each accompanied by an ordered list of one or more input addresses. Input addresses may be specific addresses in memory, references to other math operations in the graph, or references to the next item in a particular data stream, where data streams are iterators through a continuous block of memory. The arrangement can also be packaged as a PCIe daughter card, which can be selectively plugged into a host server/PC constructed/organized according to traditional von Neumann architecture.