Power semiconductor device and power semiconductor chip

A power semiconductor device according to one embodiment of the present invention comprises: a semiconductor layer; a drift area disposed in the semiconductor layer and having a first conductivity type; a plurality of well areas adjacent to the drift area and having a second conductivity type; a plurality of trench areas recessed deeper than a lower surfaces of the well areas from one surface of the semiconductor layer into the semiconductor layer; floating areas in contact with a lower part of the trench areas and having the second conductivity type; a collector area located at a lower part of the drift area and having the second conductivity type; a plurality of emitter areas disposed in the plurality of well areas and having the first conductivity type; a first insulating layer in contact with a sidewall of the trench area and a bottom surface of the trench area; a lower emitter layer in contact with the first insulating layer and disposed in a corner area of the trench area; a second insulating layer in contact with the sidewall of the trench area and one surface of the lower emitter layer; and a gate electrode layer in contact with the second insulating layer and overlapping the lower emitter layer. According to the power semiconductor device of one embodiment of the present invention, operating stability can be improved by adjusting a parasitic capacitance ratio while maintaining breakdown voltage characteristics. 본 발명의 일 실시 예에 따른 전력 반도체 소자는 반도체층, 상기 반도체층에 배치되고, 제1 도전형을 갖는 드리프트 영역, 상기 드리프트 영역에 접하고, 제2 도전형을 갖는 복수의 웰 영역들, 상기 반도체층의 일면으로부터 상기 반도체층 내부로 상기 웰 영역들의 하면보다 깊게 리세스되는 복수의 트렌치 영역들, 상기 트렌치 영역의 하부에 접하고, 상기 제2 도전형을 갖는 플로팅 영역들, 상기 드리프트 영역의 하부에 위치하고 상기 제2 도전형을 갖는 컬렉터 영역, 상기 복수의 웰 영역들에 배치되고 상기 제1 도전형을 갖는 복수의 에미터 영역들, 상기 트렌치 영역의 측벽 및 상기 트렌치 영역의 하면에 접하는 제1 절연층, 상기 제1 절연층과 접하고, 상기 트렌치 영역의 코너 영역에 배치되는 하부 에미터층, 상기 트렌치 영역의 측벽 및 상기 하부 에미터층의 일면에 접하는 제2 절연층 및 상기 제2 절연층에 접하고, 상기 하부 에미터층에 오버랩 되는 게이트 전극층을 포함할 수 있다.