Low power data receiver with digital DLLDelay-Locked Loop based skew calibration

The present invention relates to a data receiving device based on a low-power digital delay locked loop with a skew correcting function comprising: a reference clock generating unit; and a data sampling unit. The reference clock generating unit includes: a first DCDL, a phase detecting circuit, and a digital loop filter; and outputs an input clock signal and a first phase clock signal (CK90) having a phase difference of 90 degrees from the input clock signal by receiving the input clock signal (CK0). The data sampling unit receives a data signal (DI), the input clock signal, and the first phase clock signal; includes a second DCDL for delaying the data signal; and samples a data value of the data signal at an edge of the input clock signal and outputs the same. An operation section of the data sampling unit comprises: a first section; and a second section. The first section operates as a skew correcting value measuring mode for finding a skew correction setting value of the second DCDL which delays the data signal to correspond to a data value change point of the data signal to an edge of the first phase clock signal. At an edge of the input clock signal (CK0), the second section samples and outputs a data value of the data signal delayed by the second DCDL in which the skew correction setting value is set. The present invention remarkably reduces power consumption used for skew correction. 제1 DCDL, 위상 검출회로 및 디지털 루프 필터를 포함하며, 입력 클럭신호(CK0)를 입력받아서 상기 입력 클럭신호 및 상기 입력 클럭신호와 90도의 위상차를 갖는 제1 위상 클럭신호(CK90)를 출력하는 기준클럭 생성부; 및 데이터신호(DI), 상기 입력 클럭신호 및 상기 제1 위상 클럭신호를 입력받고, 상기 데이터신호를 지연시키는 제2 DCDL을 포함하며, 상기 입력 클럭신호의 에지에서 상기 데이터신호의 데이터값을 샘플링하여 출력하는 데이터 샘플링부;를 포함하고, 상기 데이터 샘플링부의 동작구간은, 상기 데이터신호의 데이터값 변경포인트와 상기 제1 위상 클럭신호의 에지가 일치되도록 상기 데이터신호를 지연시키는 상기 제2 DCDL의 스큐 보정 설정값을 찾는 스큐 보정값 측정모드;로 동작하는 제1 구간과, 상기 입력 클럭신호(CK0)의 에지에서, 상기 스큐 보정 설정값이 설정된 상기 제2 DCDL에 의하여 지연된 상기 데이터신호의 데이터값을 샘플링하여 출력하는 노멀모드;로 동작하는 제2 구간을 포함하여 스큐 보정에 사용되는 전력 소모량을 현저하게 감소시킬 수 있다.