Semiconductor memory devices

The present invention relates to a semiconductor memory device capable of securing capacitor capacity. According to the present invention, the semiconductor memory device comprises: a substrate including a memory cell region; a plurality of capacitor structures disposed in the memory cell region of the substrate and including a plurality of lower electrodes, a capacitor dielectric layer, and an upper electrode; a first support pattern coming in contact with side walls of the plurality of lower electrodes of the plurality of capacitor structures to support the plurality of lower electrodes; and a second support pattern located at a higher vertical level than that of the first support pattern and coming in contact with the side walls of the plurality of lower electrodes of the plurality of capacitor structures to support the plurality of lower electrodes, wherein each of the plurality of lower electrodes has an electrode concavity in the upper part. 본 발명에 따른 반도체 메모리 소자는, 메모리 셀 영역을 가지는 기판, 상기 기판의 상기 메모리 셀 영역에 배치되며 복수의 하부 전극, 커패시터 유전층, 및 상부 전극으로 이루어지는 복수의 커패시터 구조물. 상기 복수의 커패시터 구조물의 상기 복수의 하부 전극의 측벽들과 접촉하여 상기 복수의 하부 전극을 지지하는 제1 지지 패턴. 및 상기 제1 지지 패턴보다 높은 수직 레벨에 위치하며 상기 복수의 커패시터 구조물의 상기 복수의 하부 전극의 측벽들과 접촉하여 상기 복수의 하부 전극을 지지하는 제2 지지 패턴을 포함하되, 상기 복수의 하부 전극 각각은 상측 부분에 전극 오목부를 가진다.