NONVOLATILE MEMORY DEVICES AND MEHTODS OF OPERATIG NONVOLTAILE MEMORY DEVICES

A non-volatile memory device according to embodiments of the present invention, which includes address decoders that drive a cell area with different voltages on both sides of the cell area, comprises a first semiconductor layer and a second semiconductor layer. The first semiconductor layer comprises an upper substrate in which a plurality of word lines extending in a first horizontal direction, at least one string selection line, at least one ground selection line, and a plurality of bit lines extending in a second horizontal direction intersecting the first horizontal direction are arranged, and a memory cell array which is disposed on the upper substrate and includes at least one memory block. The second semiconductor layer comprises a lower substrate, and is provided with a first address decoder and a second address decoder provided under the first semiconductor layer in a third direction perpendicular to the first and second directions. The at least one memory block comprises a cell area including a plurality of memory cells, a first extension area formed on a first side of the cell area, and a second extension area formed on a second side of the cell area opposite the first side. The first address decoder is provided below the first extension area and comprises first pass transistors that drive the plurality of word lines, the at least one string selection line, and the at least one ground selection line. The second address decoder is provided below the second extension area and comprises second pass transistors that drive the at least one string selection line and the at least one ground selection line. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제1 반도체 층 및 제2 반도체 층을 포함한다. 상기 제1 반도체 층은 제1 수평 방향으로 연장되는 복수의 워드라인들, 적어도 하나의 스트링 선택 라인, 적어도 하나의 접지 선택 라인 및, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트라인들이 배치되는 상부 기판 및 상기 상부 기판 상에 배치되며 적어도 하나의 메모리 블록을 구비하는 메모리 셀 어레이가 형성된다. 상기 제2 반도체 층은 하부 기판을 포함하고, 상기 제1 반도체 층의 하부에 상기 제1 및 제2 방향들과 수직인 제3 방향으로 배치되는 제1 어드레스 디코더 및 제2 어드레스 디코더가 제공된다. 상기 적어도 하나의 메모리 블록은, 복수의 메모리 셀들을 포함하는 셀 영역, 상기 셀 영역의 제1 측에 형성되는 제1 연장 영역 및 상기 제1 측에 대향하는 상기 셀 영역의 제2 측에 형성되는 제2 연장 영역을 포함한다. 상기 제1 어드레스 디코더는 상기 제1 연장 영역의 하부에 제공되며, 상기 복수의 워드라인들, 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제1 패스 트랜지스터들을 포함한다. 상기 제2 어드레스 디코더는 상기 제2 연장 영역의 하부에 제공되며, 상기 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 구동하는 제2 패스 트랜지스터들을 포함한다.