DUAL PORT SRAM CELL AND DESIGN METHOD THEREOF

An integrated circuit according to one aspect of a technical idea of the present disclosure comprises first to sixth p-type active patterns disposed sequentially and spaced apart from each other in a first direction, extending in a second direction perpendicular to the first direction, and formed with at least one transistor on each of thereof, wherein the second p-type active pattern is cut by a first cutting part disposed close to a first border of a dual port SRAM cell, and the fifth p-type active pattern is cut by a second cutting part disposed close to a second border, which is an opposite border of the first border. Therefore, the present invention is capable of providing an integrated circuit with an improved performance of a pull-down transistor. 본 개시의 기술적 사상의 일측면에 따른 집적회로는, 제1 방향으로 차례로 상호 이격하여 배치되고, 제1 방향에 수직한 제2 방향으로 연장되고, 각각에 적어도 하나의 트랜지스터가 형성되는 제1 내지 제6 P형 액티브 패턴(P-Type Active Pattern)을 포함하고, 제2 P형 액티브 패턴은, 듀얼 포트 에스램 셀의 제1 경계에 가깝게 배치된 제1 컷팅부에 의해 절단되고, 제5 P형 액티브 패턴은, 제1 경계의 반대편 경계인 제2 경계에 가깝게 배치된 제2 컷팅부에 의해 절단된다.