Semiconductor package

According to the present invention, a semiconductor package with improved operation reliability comprises: a base redistribution layer having a plurality of package connection members attached to a lower surface thereof; a first semiconductor chip positioned on the base redistribution layer; at least two chip stacks vertically stacked on the first semiconductor chip, and respectively including a plurality of second semiconductor chips electrically connected to the first semiconductor chip; a first molding layer covering an upper surface of the first semiconductor chip and surrounding the at least two chip stacks; a third semiconductor chip disposed between the base redistribution layer and the first semiconductor chip, and vertically overlapping at least a portion of each of the at least two chip stacks; a plurality of connection posts disposed between the base redistribution layer and the first semiconductor chip, electrically connecting the base redistribution layer to the first semiconductor chip, and horizontally spaced apart from the third semiconductor chip; and a second molding layer enclosing the main semiconductor chip and the plurality of connection posts between the base redistribution layer and the first semiconductor chip. 본 발명에 따른 반도체 패키지는, 하면에 복수의 패키지 연결 부재가 부착되는 베이스 재배선층, 상기 베이스 재배선층 상에 위치하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 수직 방향으로 적층되며 상기 제1 반도체 칩과 전기적으로 연결되는 복수의 제2 반도체 칩을 각각 포함하는 적어도 두 개의 칩 스택, 상기 제1 반도체 칩의 상면을 덮으며 상기 적어도 두개의 칩 스택을 감싸는 제1 몰딩층, 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에 배치되고, 상기 적어도 두 개의 칩 스택 각각의 적어도 일부분과 수직 방향으로 오버랩되는 제3 반도체 칩, 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에 배치되어 상기 베이스 재배선층과 상기 제1 반도체 칩을 전기적으로 연결하며 상기 제3 반도체 칩과 수평 방향으로 이격되는 복수의 연결 포스트, 및 상기 베이스 재배선층과 상기 제1 반도체 칩 사이에서 상기 메인 반도체 칩 및 상기 복수의 연결 포스트를 포위하는 제2 몰딩층을 포함한다.