EUV Method for predicting defects in EUV lithography and method for manufacturing semiconductor device using the same

The present invention relates to a manufacturing method of a semiconductor device using a defect prediction method of EUV lithography, for improving reliability of an EUV lithography process, more specifically, comprising: grouping pattern areas overlapping in a first layout into a group, wherein each of the pattern areas includes a weak area where a random defect may occur; calculating defect probabilities of each of the pattern areas; using the defect probabilities of the pattern areas, calculating defect a frequency and defect rate of the group; using the defect probability, calculating a defect frequency and defect rate of the group; predicting a defect level of a second layout based on the defect frequency and the defect rate; and performing an EUV lithography process on a substrate based on the second layout. 본 발명은 EUV 리소그래피의 결함 예측 방법을 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 제1 레이아웃 내의 중복되는 패턴 영역들을 그룹으로 그룹화하는 것, 상기 패턴 영역들 각각은 무작위 결함이 발생할 수 있는 취약 영역을 포함하고; 상기 패턴 영역들의 결함 확률들을 각각 산출하는 것; 상기 패턴 영역들의 상기 결함 확률들을 이용하여, 상기 그룹의 결함 빈도 및 결함률을 산출하는 것; 상기 결함 확률을 이용하여 상기 그룹의 결함 빈도 및 결함률을 산출하는 것; 상기 결함 빈도 및 상기 결함률을 바탕으로 제2 레이아웃의 결함 정도를 예측하는 것; 및 상기 제2 레이아웃을 바탕으로 기판 상에 EUV 리소그래피 공정을 수행하는 것을 포함한다.