로우 해머 효과로부터 DRAM 메모리 소자를 보호하는 방법 및 회로

본 발명은 로우 해머 효과로부터 DRAM 메모리 소자를 보호하는 방법에 관한 것으로, 이 메모리 소자는 메모리 로우로 구성된 복수의 뱅크를 포함하고, 이 방법은 뱅크의 로우의 연속 섹션과 서브 뱅크를 각각 연관시키도록 구성된 적어도 하나의 로직 방지 장치에 의해 구현된다. 이 방지 로직은 또한 서브 뱅크에서 활성화되는 로우의 개수가 임계 해머 값을 초과하기 전에 서브 뱅크의 예방적 리프레시 사이클을 완전히 실행하도록 구성된다. 또한, 본 발명은 로우 해머 효과를 방지하기 위한 로직을 포함하는 DRAM 메모리 소자, 그러한 메모리의 버퍼 회로 또는 컨트롤러에 관한 것이다. A method of protecting a DRAM memory device from the row hammer effect, the memory device comprising a plurality of banks composed of memory rows, may be implemented by at least one logic prevention device configured to respectively associate contiguous sections of rows of a bank with sub-banks. The prevention logic is also configured to execute a preventive refresh cycle of the sub-banks that is entirely executed before the number of rows activated in a sub-bank exceed a critical hammer value. A DRAM memory device, a buffer circuit or a controller of such a memory may comprise the logic for preventing the row hammer effect.