SEMICONDUCTOR PACKAGE

A semiconductor package according to an embodiment of the present invention comprises: a base substrate; a semiconductor chip stack including a plurality of semiconductor chips stacked on the base substrate in a first direction perpendicular to the upper surface of the base substrate, each of which has a plurality of pads disposed on the upper surface thereof; and bonding wire structures electrically connecting the base substrate and the semiconductor chips. The semiconductor chip stack includes a lower semiconductor chip stack and an upper semiconductor chip stack disposed on the lower semiconductor chip stack. The plurality of semiconductor chips includes a first semiconductor chip disposed at the top of the lower semiconductor chip stack and remaining second semiconductor chips. The plurality of pads includes first pads aligned in a second direction and second pads spaced apart from the first pads in a third direction perpendicular to the first direction and the second direction. The first pad disposed on the first semiconductor chip has a larger planar area than each of the first pads disposed on the second semiconductor chips. Accordingly, a semiconductor package with improved power integrity (PI) can be provided. 본 발명의 실시예에 따른 반도체 패키지는, 베이스 기판, 상기 베이스 기판 상에서 상기 베이스 기판의 상면과 수직한 제1 방향으로 적층되고, 각각의 상면에 복수의 패드들이 배치된 복수의 반도체 칩들을 포함하는 반도체 칩 스택, 및 상기 베이스 기판 및 상기 반도체 칩들을 전기적으로 연결하는 본딩 와이어 구조물들을 포함하고, 상기 반도체 칩 스택은 하부 반도체 칩 스택 및 상기 하부 반도체 칩 스택 상에 배치된 상부 반도체 칩 스택을 포함하며, 상기 복수의 반도체 칩들은, 상기 하부 반도체 칩 스택의 최상부에 배치된 제1 반도체 칩과 나머지 제2 반도체 칩들을 포함하고, 상기 복수의 패드들은 제2 방향으로 정렬된 제1 패드들, 및 상기 제1 패드들과 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향으로 이격되는 제2 패드들을 포함하고, 상기 제1 반도체 칩에 배치된 상기 제1 패드는, 상기 제2 반도체 칩들에 배치된 상기 제1 패드들 각각 보다 큰 평면적을 갖는다.