Power semiconductor device

Provided is a power semiconductor device, which comprises: a substrate; a channel layer on the substrate; a gate dielectric layer provided on the channel layer; epitaxial patterns provided on source and drain regions in which an upper surface of the channel layer is recessed; a gate electrode provided on the gate dielectric layer, and disposed between the source and drain regions; source and drain electrodes provided on the epitaxial patterns; and a thermal via hole heat dissipation pattern penetrating the substrate, and connected to one of the source and drain regions. The channel layer includes an oxygen vacancy in the source and drain regions adjacent to the epitaxial patterns, and the source and drain electrodes cover the epitaxial patterns. Therefore, the power conversion efficiency can increase. 본 발명은 전력반도체 소자에 관한 것을 제공한다. 전력반도체 소자는 기판, 상기 기판 상의 채널층, 상기 채널층 상에 제공되는 게이트 유전층, 상기 채널층의 상면이 함몰된 소스 및 드레인 영역들 상에 제공되는 에피택시얼 패턴들, 상기 게이트 유전층 상에 제공되고, 상기 소스 및 드레인 영역들 사이에 배치되는 게이트 전극, 상기 에피택시얼 패턴들 상에 제공되는 소스 및 드레인 전극들 및 상기 기판을 관통하여 상기 소스 및 드레인 영역들 중 하나에 연결되는 써멀 비아홀 방열 패턴을 포함하되, 상기 채널층은 상기 에피택시얼 패턴들과 인접하는 상기 소스 및 드레인 영역들에 산소 공공을 포함하고, 상기 소스 및 드레인 전극들은 상기 에피택시얼 패턴들을 덮는다.