SEMICONDUCTOR DEVICES AND A METHOD OF FORMING THE SAME

The present invention provides a semiconductor device minimizing pattern errors and a manufacturing method thereof. The semiconductor device includes: a substrate including a first area and a second area; information storage patterns spaced from each other in a first direction parallel to the upper surface of the substrate in the first area of the substrate; an upper insulation film arranged on the information storage patterns in the first area and extended to the second area of the substrate; a cell line structure penetrating the upper insulation film in the first area of the substrate, and connected to the information storage patterns by being extended in the first direction; and an upper connection structure penetrating the upper insulation film in the second area of the substrate. The upper connection structure includes: an upper conductive line extended in the first direction; and upper conductive contacts spaced from each other in the first direction along the bottom surface of the upper conductive line. The bottom surface of the upper conductive line is positioned to be higher than the bottom surface of the cell line structure from the substrate. A side of the cell line structure has a linear shape continuously extended between the bottom surface and the upper surface of the cell line structure in a view of one cross-section. 반도체 소자는 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판의 상기 제1 영역 상에, 상기 기판의 상면에 평행한 제1 방향으로 서로 이격되는 정보 저장 패턴들, 상기 기판의 상기 제1 영역 상에 상기 정보 저장 패턴들 상에 배치되고, 상기 기판의 상기 제2 영역 상으로 연장되는 상부 절연막, 상기 기판의 상기 제1 영역 상의 상기 상부 절연막을 관통하고, 상기 제1 방향으로 연장되어 상기 정보 저장 패턴들에 연결되는 셀 라인 구조체; 및 상기 기판의 상기 제2 영역 상의 상기 상부 절연막을 관통하는 상부 연결 구조체를 포함한다. 상기 상부 연결 구조체는 상기 제1 방향으로 연장되는 상부 도전 라인, 및 상기 상부 도전 라인의 바닥면을 따라 상기 제1 방향으로 서로 이격되는 상부 도전 콘택들을 포함한다. 상기 상부 도전 라인의 상기 바닥면은 상기 기판으로부터 상기 셀 라인 구조체의 바닥면보다 높은 높이에 위치하고, 상기 셀 라인 구조체의 측면은 일 단면의 관점에서, 상기 셀 라인 구조체의 상기 바닥면과 상면 사이에서 연속적으로 연장되는 직선 모양을 갖는다.