MEMORY UNIT AND STATIC RANDOM ACCESS MEMORY
저장 유닛 및 정적 랜덤 액세스 메모리가 제공된다. 저장 유닛은 래치를 포함하고, 래치는 제1 저장 비트를 제공한다. 저장 유닛은 제1 MOS 트랜지스터를 추가로 포함한다. 제1 MOS 트랜지스터의 게이트는 제1 저장 비트에 접속되고, 제1 MOS 트랜지스터의 소스는 제1 판독 라인에 접속되고, 제1 MOS 트랜지스터의 드레인은 제2 판독 라인에 접속된다. 제1 상태에서, 제1 판독 라인은 판독 워드 라인이고, 제2 판독 라인은 판독 비트 라인이거나; 제2 상태에서, 제2 판독 라인은 판독 워드 라인이고, 제1 판독 라인은 판독 비...
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| Hauptverfasser: | , , , |
|---|---|
| Format: | Patent |
| Sprache: | eng ; kor |
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| Online-Zugang: | Volltext bestellen |
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