HYBRID MICRO-BUMP INTEGRATION WITH REDISTRIBUTION LAYER

A semiconductor device comprises: a substrate; an interconnect structure over the substrate; a first passivation layer over the interconnect structure; a first conductive pad, a second conductive pad, and a conductive line disposed over the first passivation layer and electrically coupled to conductive features of the interconnect structure; a conformal second passivation layer disposed over the first conductive pad, the second conductive pad and the conductive line, and extending along the upper surfaces and sidewalls of the first conductive pad, the second conductive pad and the conductive line; a first conductive bump and a second conductive bump disposed over the first conductive pad and the second conductive pad, respectively, where the first conductive bump and the second conductive bump extend through the conformal second passivation layer and are electrically coupled to the first conductive pad and the second conductive pad, respectively; and a dummy bump over the conductive line, where the dummy bump is separated from the conductive line by the conformal second passivation layer. 반도체 디바이스는 기판; 상기 기판 위의 인터커넥트 구조; 상기 인터커넥트 구조 위의 제1 패시베이션층; 상기 제1 패시베이션층 위에 배치되고 상기 인터커넥트 구조의 전도성 피처에 전기적으로 결합되는 제1 전도성 패드, 제2 전도성 패드, 및 전도성 라인; 상기 제1 전도성 패드, 제2 전도성 패드, 및 전도성 라인 위에 배치되고 상기 제1 전도성 패드, 제2 전도성 패드, 및 전도성 라인의 상부면 및 측벽을 따라 연장되는 등각의 제2 패시베이션층; 상기 제1 전도성 패드 및 상기 제2 전도성 패드 위에 각각 배치되는 제1 전도성 범프 및 제2 전도성 범프 - 상기 제1 전도성 범프 및 상기 제2 전도성 범프는 상기 등각의 제2 패시베이션층을 통해 연장되며 상기 제1 전도성 패드 및 상기 제2 전도성 패드에 각각 전기적으로 결합됨 -; 및 상기 전도성 라인 위의 더미 범프를 포함하고, 상기 더미 범프는 상기 등각의 제2 패시베이션층에 의해 상기 전도성 라인으로부터 분리된다.