POWER CONTROL OF A MEMORY DEVICE IN CONNECTED STANDBY STATE

본 명세서에 설명되는 예들은 디바이스에 관련되고, 이는, 전원으로부터의 신호를 메모리 제어기의 참조 공급 전압 핀에 제공하는 제1 전력 레일; 전원으로부터의 신호를 메모리 제어기의 출력 버퍼 핀에 그리고 CPU(central processing unit)의 출력 버퍼 핀에 제공하는 제2 전력 레일을 포함한다. 일부 예들에서, 제2 전력 레일은 제1 전력 레일로부터 분리되고, 고 전력 상태 동안, 전원은 참조 공급 전압 핀, 메모리 제어기의 출력 버퍼 핀, 및 CPU의 출력 버퍼 핀 각각에 동일한 전압을 공급하고, 접속된 대기 상태 동안, 전원은 제2 전력 레일을 사용하여 메모리 제어기의 출력 버퍼 핀 및 CPU의 출력 버퍼 핀에 제공되는 전압을 감소시키고 참조 공급 전압 핀에 제공되는 전압을 유지한다. Examples described herein relate to a device that includes: a first power rail to provide a signal from a power source to a reference supply voltage pin of a memory controller; a second power rail to provide a signal from the power source to an output buffer pin of the memory controller and to an output buffer pin of a central processing unit (CPU). In some examples, the second power rail is separate from the first power rail, during a high power state, the power source is to supply a same voltage to each of the reference supply voltage pin, the output buffer pin of the memory controller, and the output buffer pin of the CPU, and during a connected standby state, the power source is to reduce voltage provided to the output buffer pin of the memory controller and the output buffer pin of the CPU using the second power rail and maintain a voltage provided to the reference supply voltage pin.