A SEMICONDUCTOR DEVICE

반도체 소자는, 제1 영역의 기판에 제1 트렌치가 구비될 수 있다. 제2 영역의 기판에 제2 트렌치가 구비될 수 있다. 상기 제1 트렌치 내에는 순차적으로 적층된 제1 내벽 산화막 패턴, 제1 라이너 및 제1 매립 절연 패턴을 포함하는 제1 소자 분리 구조물이 구비될 수 있다. 상기 제2 트렌치 내에 는 순차적으로 적층된 제2 내벽 산화막 패턴, 제2 라이너 및 제2 매립 절연 패턴을 포함하는 제2 소자 분리 구조물이 구비될 수 있다. 상기 제1 영역의 기판 상에, 순차적으로 적층된 제1 고유전 패턴, 제1 P형 금속 패턴 및 제1 N형 금속 패턴을 포함하는 제1 게이트 구조물이 구비될 수 있다. 상기 제2 영역의 기판 상에, 순차적으로 적층된 제2 고유전 패턴 및 제2 N형 금속 패턴을 포함하는 제2 게이트 구조물을 구비될 수 있다. 상기 제1 라이너는 상기 제1 내벽 산화막 패턴 및 제1 매립 절연 패턴의 상부면보다 돌출될 수 있다. 상기 제2 라이너는 상기 제2 내벽 산화막 패턴 및 제2 매립 절연 패턴의 상부면보다 돌출될 수 있다. A semiconductor device includes first and second trenches in respective first and second regions in a substrate, a first isolation structure having a first inner wall oxide pattern, a first liner, and a first filling insulation pattern sequentially stacked I the first trench, a second isolation structure having a second inner wall oxide pattern, a second liner, and a second filling insulation pattern sequentially stacked I the second trench, a first gate structure having a first high-k dielectric pattern, a first P-type metal pattern, and a first N-type metal pattern sequentially stacked on the first region, and a second gate structure having a second high-k dielectric pattern and a second N-type metal pattern sequentially stacked on the second region, wherein the first and second liners protrude above upper surfaces of the first and second inner wall oxide patterns and the first and second filling insulation patterns, respectively.