DATA DRIVER CIRCUIT

본 발명은 주파수 및 채널이 증가하더라도 클럭과 데이터 간의 스큐를 보정하여 주파수 한계를 극복할 수 있는 데이터 구동 회로에 관한 것으로, 일 측면에 따른 데이터 구동 회로는 클럭에 응답하여 샘플링 신호들을 출력하는 쉬프트 레지스터; 샘플링 신호들에 각각 응답하여 각 채널의 데이터를 샘플링하여 래치하는 제1 래치부; 및 쉬프터 레지스터에 속하는 제1 채널의 스테이지 및 제2 채널의 스테이지 사이와, 제1 래치부에 속하는 제1 채널의 제1 래치와 제2 채널의 제2 래치 사이에 배치되고, 제1 채널의 스테이지로부터 입력된 클럭을 버퍼링하여 제2 채널의 스테이지로 출력하고, 제1 채널의 제1 래치에 래치되는 제1 채널의 데이터 다음에 입력되는 제2 채널의 데이터를, 버퍼링된 클럭에 동기하여 버퍼링 및 래치하여 제2 채널의 제1 래치로 출력하는 양방향 디스큐 버퍼부를 포함할 수 있다. The present disclosure relates to a data driver circuit capable of overcoming a limitation in frequency by correcting a skew between a clock and data even when a frequency and the number of channels are increased, and the data driver circuit according to an aspect may include a shift register configured output sampling signals in response to a clock, a first latch part configured to sample and latch data of each channel in response to each of the sampling signals, and a bi-directional deskew buffer part disposed between a stage of a first channel and a stage of a second channel belonging to the shift register and between a first latch of a first channel and a second latch of a second channel belonging to the first latch part and configured to buffer a clock input from the stage of the first channel.