RECEIVER PERFORMING BACKGROUND TRAINING MEMORY DEVICE INCLUDING THE SAME AND METHOD OF RECEIVING DATA USING THE SAME

메모리 장치에 포함되는 수신기는 플래그 생성기, 등화 회로 및 등화 제어 회로를 포함한다. 플래그 생성기는 정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성한다. 등화 회로는 정상 동작 모드에서 채널을 통해 입력 데이터 신호를 수신하고, 등화 계수를 기초로 입력 데이터 신호를 등화하여 등화 신호를 생성하며, 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성한다. 등화 제어 회로는 정상 동작 모드에서 플래그 신호, 등화 신호 및 데이터 샘플 신호에 기초하여 등화 계수의 변화량을 결정하고, 등화 계수...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: LEE SU CHEOL, WOO BYUNG SUK, SEOL CHANG KYU
Format: Patent
Sprache:eng ; kor
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Beschreibung
Zusammenfassung:메모리 장치에 포함되는 수신기는 플래그 생성기, 등화 회로 및 등화 제어 회로를 포함한다. 플래그 생성기는 정상 동작 모드에서 외부 커맨드 없이 플래그 신호를 생성한다. 등화 회로는 정상 동작 모드에서 채널을 통해 입력 데이터 신호를 수신하고, 등화 계수를 기초로 입력 데이터 신호를 등화하여 등화 신호를 생성하며, 등화 신호에 기초하여 복수의 데이터 비트들을 포함하는 데이터 샘플 신호를 생성한다. 등화 제어 회로는 정상 동작 모드에서 플래그 신호, 등화 신호 및 데이터 샘플 신호에 기초하여 등화 계수의 변화량을 결정하고, 등화 계수의 변화량에 기초하여 등화 계수를 실시간으로 업데이트하는 트레이닝 동작을 수행한다. A receiver included in a memory device includes a flag generator circuit, an equalizer circuit and an equalization controller circuit. The flag generator circuit is configured to, during a normal operation mode, generates a flag signal without an external command. The equalizer circuit is configured to, during the normal operation mode, receive an input data signal through a channel, generate an equalized signal by equalizing the input data signal based on an equalization coefficient, and generate a data sample signal including a plurality of data bits based on the equalized signal. The equalization controller circuit is configured to, during the normal operation mode, determine an amount of change in the equalization coefficient based on the flag signal, the equalized signal and the data sample signal, and perform a training operation in which the equalization coefficient is updated in real time based on the amount of change in the equalization coefficient.