INTERCONNECTION STRUCTURE OF A SEMICONDUCTOR CHIP AND METHOD OF MANUFACTURING THE INTERCONNECTION STRUCTURE AND SEMICONDUCTOR PACKAGE INCLUDING THE INTERCONNECTION STRUCTURE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE

The present invention relates to a connection structure of a semiconductor chip, which comprises a connection via, a lower pad, a conductive bump, and an upper pad. The connection via can be embedded in a semiconductor chip. The lower pad can be disposed at a lower end of the connection via exposed through a lower surface of the semiconductor chip. The conductive bump can be disposed on the lower pad. The upper pad can be disposed on an upper end of the connection via exposed through an upper surface of the semiconductor chip. The upper pad can have the width wider than that of the connection via and narrower than that of the lower pad. Accordingly, reliability on electrical connection between the upper pad and the conductive bump can be improved. Therefore, the connection structure can prevent a short circuit between the conductive bumps while having a small thickness. 반도체 칩의 접속 구조물은 접속 비아, 하부 패드, 도전성 범프 및 상부 패드를 포함할 수 있다. 상기 접속 비아는 반도체 칩에 내장될 수 있다. 상기 하부 패드는 상기 반도체 칩의 하부면을 통해 노출된 상기 접속 비아의 하단에 배치될 수 있다. 상기 도전성 범프는 상기 하부 패드 상에 배치될 수 있다. 상기 상부 패드는 상기 반도체 칩의 상부면을 통해 노출된 상기 접속 비아의 상단에 배치될 수 있다. 상기 상부 패드는 상기 접속 비아의 폭보다는 넓고 상기 하부 패드의 폭보다 좁은 폭을 가질 수 있다. 따라서, 상부 패드와 도전성 범프 사이의 전기적 연결 신뢰성이 향상될 수 있다. 따라서, 접속 구조물은 얇은 두께를 가지면서도 도전성 범프들 사이의 쇼트를 방지할 수가 있게 된다.