Semiconductor device

A semiconductor device is provided. The semiconductor device comprises: a substrate including first to third regions defined thereon; a first nanowire and a second nanowire sequentially spaced apart from each other and stacked on the first region of the substrate, wherein each of the first nanowire and the second nanowire extends in a first direction; a third nanowire and a fourth nanowire sequentially spaced apart from each other and stacked on the second region of the substrate, wherein each of the third nanowire and the fourth nanowire extends in the first direction; a fifth nanowire and a sixth nanowire sequentially spaced apart from each other and stacked on the third region of the substrate, wherein each of the fifth nanowire and the sixth nanowire extends in the first direction; a first gate electrode surrounding the first nanowire and the second nanowire, wherein the first gate electrode extends in a second direction different from the first direction; a second gate electrode surrounding the third nanowire and the fourth nanowire, wherein the second gate electrode extends in the second direction; a third gate electrode surrounding the fifth nanowire and the sixth nanowire, wherein the third gate electrode extends in the second direction; a first interface layer disposed between the first gate electrode and the second nanowire, and having a first thickness; a second interface layer disposed between the third gate electrode and the sixth nanowire, and having a second thickness greater than the first thickness; and a first internal spacer disposed on a side wall of at least one of the first to third gate electrodes. A first length of the first nanowire in the first direction is smaller than a second length of the third nanowire in the first direction. The present invention effectively controls the capacitance of each of a plurality of elements by combining the presence or absence of the inner spacer in each of the plurality of elements. 반도체 장치가 제공된다. 반도체 장치는 제1 내지 제3 영역이 정의되는 기판, 기판의 제1 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제1 및 제2 나노와이어, 기판의 제2 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제3 및 제4 나노와이어, 기판의 제3 영역 상에서 순차적으로 서로 이격되어 적층되고, 각각이 제1 방향으로 연장되는 제5 및 제6 나노와이어, 제1 및 제2 나노와이어를 둘러싸고, 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 제3 및 제4 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제2 게이트 전극, 제5 및 제6 나노와이어를 둘러싸고, 제2 방향으로 연장되는 제3 게이트 전극, 제1 게이트 전극과 제2 나노와이어 사이에 배치되고, 제1 두께를 갖는 제1 계면막, 제3 게이트 전극과 제6 나노와이어 사이에 배치되고, 제1 두께보다 큰 제2 두께를 갖는 제2 계면막, 및 제1 내지 제3 게이트 전극 중 적어도 하나의 측벽