Semiconductor device

A semiconductor device according to an embodiment of the present invention comprises: a source structure disposed on a substrate; a gate-stacked structure disposed on the source structure, in which gate electrodes and interlayer insulating layers are alternately stacked; and a vertical structure passing through the stacked structure and disposed to be connected to the source structure. The interlayer insulating layers comprise a first insulating portion having a first height and a second insulating portion disposed at an end of the first insulating portion adjacent to the vertical structure and having a second height smaller than the first height. The vertical structure comprises: blocking patterns including a first pattern disposed between the second insulating portions adjacent in the vertical direction and surrounding at least side surfaces of each of the gate electrodes; charge storage patterns disposed on a side surface of the first pattern and including a portion extending to cover an upper surface and a lower surface of the first pattern; a tunnel layer disposed on side surfaces of the charge storage patterns and the second insulating portions; and a channel layer disposed on the tunnel layer. Each of the charge storage patterns has a side surface aligned with side surfaces of the second insulating portions. Accordingly, a semiconductor device having improved reliability can be provided. 본 발명의 실시예에 따른 반도체 장치는, 기판 상에 배치된 소스 구조체; 상기 소스 구조체 상에 배치되며, 게이트 전극들과 층간 절연층들이 교대로 적층되는 게이트 적층 구조물; 및 상기 적층 구조물을 관통하여, 상기 소스 구조체와 연결되도록 배치되는 수직 구조체를 포함할 수 있다. 각각의 상기 층간 절연층들은, 제1 높이를 갖는 제1 절연 부분, 및 상기 수직 구조체와 인접한 상기 제1 절연 부분의 단부에 배치되며, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 절연 부분을 포함할 수 있다. 상기 수직 구조체는, 수직 방향으로 이웃하는 상기 제2 절연 부분들 사이에 배치되는 제1 패턴을 포함하며, 각각의 상기 게이트 전극들의 측면을 적어도 둘러싸는 블로킹 패턴들, 상기 제1 패턴의 측면 상에 배치되어, 상기 제1 패턴의 상부면 및 하부면을 덮도록 연장되는 부분을 포함하는 전하 저장 패턴들, 상기 전하 저장 패턴들 및 상기 제2 절연 부분들의 측면 상에 배치되는 터널층, 및 상기 터널층 상에 배치되는 채널층을 포함할 수 있다. 각각의 상기 전하 저장 패턴들은 상기 제2 절연 부분들의 측면과 정렬되는 측면을 가질 수 있다.