SEMICONDUCTOR DEVICE

Provided is a semiconductor device with an improved degree of integration. The semiconductor device includes: a pattern structure; a stacked structure including gate layers and interlayer insulating layers alternately stacked on the pattern structure in a vertical direction; and a plurality of vertical structures penetrating the stacked structure in the vertical direction and making contact with the pattern structure. The pattern structure includes a lower pattern layer, an intermediate pattern layer on the lower pattern layer, and an upper pattern layer on the intermediate patterned layer, the plurality of vertical structures include a vertical memory structure penetrating the upper pattern layer and the intermediate pattern layer and extending into the lower pattern layer, the intermediate pattern layer includes a first portion, a second portion extending from the first portion and decreasing in thickness, and a third portion extending from the first portion and increasing in thickness and making contact with the vertical memory structure, and the second portion of the intermediate pattern layer includes a side surface that is lowered while forming a curved surface from an upper surface of the first portion and makes contact with the upper pattern layer. 반도체 소자를 제공한다. 이 반도체 소자는 패턴 구조물; 상기 패턴 구조물 상에서, 수직 방향으로 교대로 적층되는 게이트 층들 및 층간 절연 층들을 포함하는 적층 구조물; 및 상기 수직 방향으로 상기 적층 구조물을 관통하고, 상기 패턴 구조물과 접촉하는 복수의 수직 구조물들을 포함한다. 상기 패턴 구조물은 하부 패턴 층, 상기 하부 패턴 층 상의 중간 패턴 층, 상기 중간 패턴 층 상의 상부 패턴 층을 포함하고, 상기 복수의 수직 구조물들은 상기 상부 패턴 층 및 상기 중간 패턴 층을 관통하며 상기 하부 패턴 층 내로 연장되는 수직 메모리 구조물을 포함하고, 상기 중간 패턴 층은 제1 부분, 상기 제1 부분으로부터 연장되며 두께가 감소하는 제2 부분, 상기 제1 부분으로부터 연장되며 두께가 증가하고 상기 수직 메모리 구조물과 접촉하는 제3 부분을 포함하고, 상기 중간 패턴 층의 상기 제2 부분은 상기 제1 부분의 상부면으로부터 곡면을 형성하면서 낮아지고 상기 상부 패턴 층과 접촉하는 측면을 포함한다.