DRR6/7 An low-power clocking interface for next-generation high-speed DRR6/7 applications

Disclosed is a low-power clocking interface for next-generation high-speed DRR6/7 applications. The low-power clocking interface for the next-generation high-speed DRR6/7 application proposed by the present invention includes: a low-power clocking interface which receives an asynchronous low-speed clock input from a CPU and includes an additional clock buffer for a high-speed synchronous clock system; an H-tree-based clock distribution network which receives a clock from a low-power clocking interface and has a symmetric structure; and a plurality of DRAMs which receive the clock from an H-tree-based clock distribution network and each include a Phase-Locked-Loop (PLL) and ILFM. 차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스가 제시된다. 본 발명에서 제안하는 차세대 고속 DRR6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스는 CPU로부터 비동기식 저속 클럭을 입력 받고, 고속 동기식 클럭 시스템을 위한 추가 클럭 버퍼를 포함하는 저전력 클럭킹 인터페이스, 저전력 클럭킹 인터페이스로부터 클럭을 입력 받고, 대칭 구조를 갖는 H-트리 기반 클럭 분산망 및 H-트리 기반 클럭 분산망으로부터 클럭을 입력 받고, 위상 잠금식 루프(Phase-Locked-Loop; PLL) 및 ILFM을 각각 포함하는 복수의 D램을 포함한다.