SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF

According to an embodiment of the present invention, a semiconductor memory device comprises: a cell array including a plurality of word lines; a plurality of address storing circuits that store a sampling address as a latch address, store a valid bit indicating whether the latch address is valid and a valid-lock bit indicating whether the latch address is accessed more than a certain number of times respectively, and output the latch address to a target address according to the valid bit and the valid-lock bit; and a row control circuit that refreshes a word line corresponding to the target address according to a refresh command. 제안 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 워드 라인들을 포함하는 셀 어레이; 샘플링 어드레스를 래치 어드레스로 저장하고, 상기 래치 어드레스가 유효한 지를 알리는 유효 비트 및 상기 래치 어드레스가 일정 횟수 이상 액세스되었는지를 알리는 유효-락 비트를 각각 저장하고, 상기 유효 비트 및 상기 유효-락 비트에 따라 상기 래치 어드레스를 타겟 어드레스로 출력하는 다수의 어드레스 저장 회로들; 및 리프레쉬 커맨드에 따라 상기 타겟 어드레스에 대응되는 워드 라인을 리프레쉬하는 로우 제어 회로를 포함할 수 있다.