FUSE LATCH OF SEMICONDUCTOR DEVICE

The present embodiment discloses a fuse latch of a semiconductor device including PMOS transistors and NMOS transistors. The fuse latch according to the present embodiment includes a plurality of PMOS transistors and a plurality of NMOS transistors. In the fuse latch for latching fuse cell data, the plurality of PMOS transistors and the plurality of NMOS transistors are arranged in two rows in the second direction in each active region. 본 실시예는 PMOS 트랜지스터들과 NMOS 트랜지스터들을 포함하는 반도체 장치의 퓨즈 래치를 개시한다. 본 실시예에 따른 퓨즈 래치는, 복수의 PMOS 트랜지스터들 및 복수의 NMOS 트랜지스터들을 포함하며, 퓨즈 셀 데이터를 래치하는 퓨즈 래치에 있어서, 복수의 PMOS 트랜지스터들 및 복수의 NMOS 트랜지스터들은 각각의 액티브 영역에 제 2 방향을 따라 트랜지스터들이 두 줄로 배치된다.