Semiconductor memory devices and memory systems

A semiconductor memory device includes a memory cell array and an interface circuit. The memory cell array includes a plurality of volatile memory cells connected to a plurality of word lines and a plurality of bit lines, and a normal cell area and a parity cell area. The interface circuit includes an error correction code (hereinafter referred to as 'ECC') engine, receives main data from an external device and first parity data generated by the external device with a first ECC during a write operation, stores the main data in the normal cell area, stores the first parity data in the parity cell area, and corrects an error of a first characteristic of the main data by performing ECC decoding with respect to the main data read out from the normal cell area based on the first parity data read out from the parity cell area with a second ECC, which is identical to the first ECC, during a read-out operation. Therefore, the present invention is capable of improving error correction performance. 반도체 메모리 장치는 메모리 셀 어레이 및 인터페이스 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 구비하며, 노멀 셀 영역 및 패리티 셀 영역을 구비한다. 상기 인터페이스 회로는 에러 정정 코드(error correction code, 이하 "ECC') 엔진을 포함하고, 기입 동작에서 외부 장치로부터 메인 데이터 및 상기 외부 장치가 제1 ECC를 이용하여 생성한 제1 패리티 데이터를 수신하고, 상기 메인 데이터를 상기 노멀 셀 영역에 저장하고, 상기 제1 패리티 데이터를 상기 패리티 셀 영역에 저장하고, 독출 동작에서, 상기 제1 ECC와 동일한 제2 ECC를 이용하여 상기 패리티 셀 영역으로부터 독출된 제1 패리티 데이터에 기초하여 상기 노멀 셀 영역으로부터 독출된 상기 메인 데이터에 대하여 ECC 디코딩을 수행하여 상기 메인 데이터의 제1 특성의 에러를 정정한다.