SEMICONDUCTOR DEVICES

The present invention relates to a semiconductor device, which comprises first and second transistors, respectively formed on the first and second regions of a substrate. The first transistor includes: a first semiconductor pattern protruding in a vertical direction from the upper surface of the first region of the substrate; a first gate structure for covering the upper surface and sidewall of the first semiconductor pattern; and first source/drain layers separately formed on portions of the first semiconductor pattern on both sides of the first gate structure, and having the height of the upper surface thereof to be lower than the height of the uppermost surface of the first gate structure. The second transistor includes: a second semiconductor pattern protruding in a vertical direction from the upper surface of the second region of the substrate; a second gate structure surrounding a sidewall of the second semiconductor pattern; a second source/drain layer formed on an upper portion of the second region of the substrate below the second semiconductor pattern; and a third source/drain layer formed on the second semiconductor pattern. The upper surface of the first region of the substrate may be lower than that of the second region of the substrate. Accordingly, improved electrical properties can be provided. 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 및 제2 영역들 상에 각각 형성되는 제1 및 제2 트랜지스터들을 포함할 수 있다. 이때, 상기 제1 트랜지스터는 상기 기판의 제1 영역 상면으로부터 수직 방향으로 돌출된 제1 반도체 패턴, 상기 제1 반도체 패턴의 상면 및 측벽을 커버하는 제1 게이트 구조물, 및 상기 제1 게이트 구조물 양 측의 상기 제1 반도체 패턴 부분들 상에 각각 형성되며, 그 상면의 높이가 상기 제1 게이트 구조물의 최상면의 높이보다 낮은 제1 소스/드레인 층들을 포함할 수 있다. 상기 제2 트랜지스터는 상기 기판의 제2 영역 상면으로부터 상기 수직 방향으로 돌출된 제2 반도체 패턴, 상기 제2 반도체 패턴의 측벽을 둘러싸는 제2 게이트 구조물, 상기 제2 반도체 패턴 아래의 상기 기판의 제2 영역 상부에 형성된 제2 소스/드레인 층, 및 상기 제2 반도체 패턴 상에 형성된 제3 소스/드레인 층을 포함할 수 있다. 상기 기판의 제1 영역의 상면은 상기 기판의 제2 영역의 상면보다 낮을 수 있다.